FPGA Debug Cases

可复现的FPGA调试案例：现象、原因、修复、Testbench与验证证据。

v0.1.0 · 1个案例 · 仿真教学项目。研究生维护，AI协助整理。

第一个案例

流水线valid比数据提前一拍

数据经过两个寄存器，valid只经过一个寄存器，会发生什么？ 本例包含正确/故障分支、自检Testbench和2026-09-11的真实XSim日志节选。 正常版本107个非复位检查周期通过；故障版本在第3周期26ns被检测。

flowchart LR
  d["d"] --> a["寄存器 a"] --> b["寄存器 b"]
  iv["in_valid"] --> va["寄存器 va"] --> ov["out_valid"]

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结构示意，不是仿真截图。两条路径必须对齐同一事务。

使用

先读案例E1/E2解释，再查看rtl与tb；按案例命令运行两个变体。 通过Issues提交工具版本、最小合成输入、预期和实际输出，不上传非公开工程。

验证范围

历史Vivado/XSim 2026.1运行；本次发布未重跑动态仿真。 没有AX7010上板、板级XDC、性能测试或真实波形截图。 故障为教学主动注入，不是客户事故；107是检查周期数，不是场景数量。

后续

只收录与UART、FIFO、BRAM和算法流水线有关且具备证据的案例，不创建空项目。 本仓库免费，无收费服务承诺。

来源 · MIT License · 版本记录